Les dispositifs embarqués d’aujourd’hui, tels que les téléphones portables et leur capteur vidéo haute résolution, réalisent des traitements complexes sur des volumes de données importants (plusieurs dizaines de MPixels/sec). La capacité de calcul ainsi requise peut dépasser plusieurs dizaines de milliards d’opérations par seconde. De part le marché fortement concurrentiel, ces dispositifs ont des contraintes d’intégration particulièrement fortes. En effet, la consommation électrique consentie dans le domaine n’est de quelques centaines de milliwatts pour une surface silicium de quelques millimètres carrés dans les technologies d’intégration ASIC actuelles (TSMC 65nm).
Les industriels utilisent essentiellement des composants dédiés pour réaliser le traitement de tels volumes de données en respectant ces contraintes. Les traitements alors implémentés sont figés pour toute la durée de vie du produit, de nouveaux composants doivent être développés dès qu’une modification algorithmique intervient. C’est pourquoi les industriels sont à la recherche de flexibilité, notamment par l’utilisation de structures de calcul scalables et programmables. Toutefois ce type de structure ne respecte actuellement pas les contraintes en termes de capacité de calcul par unité de surface et de consommation électrique.
Afin de répondre à ce besoin, le CEA LIST à développé l’architecture eISP capable de traiter en temps réel d’importants volumes de données tout en respectant les contraintes de surface et de consommation de l’embarqué. Cette architecture entièrement programmable est capable de développer plusieurs dizaines de milliards d’opération par seconde grâce à l’utilisation d’un grand nombre de petits processeurs VLIW spécifiquement conçus et fonctionnant en mode Multi-SIMD. Tout cela en respectant les contraintes de surface silicium et de consommation électrique ce qui la rend utilisable pour le traitement temps réel de flux vidéo haute définition (HD) 1080p (>50MPx/s). De plus, sa scalabilité la rend utilisable pour d’autres domaines applicatifs du traitement du signal.
Cette présentation relate l’approche amenant à la conception de l’architecture de calcul, les choix architecturaux qui en découlent ainsi que différentes évolutions possibles de ce type de structure de calcul. Les résultats d’implémentation obtenus avec des technologies d’intégration standards en faisant varier différents paramètres de l’architecture (nombre de processeurs, taille mémoire etc.) sont enfin présentés et comparés à l’état de l’art.
Publications internes relatives à cette architecture :
http://www.cea-technologies.com/articles/article/9201/fr
http://www-list.cea.fr/gb/actualites/news_2009/news_26_01_1.htm
http://hal-cea.archives-ouvertes.fr/docs/00/44/57/27/PDF/MT_GRETSI09.pdf
CEA/DRT/DACLE