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Développement d’un banc de test pour la caractérisation de circuit intégré (ASIC) pour des applications de recherche en physique fondamentale

Spécialité

Électronique embarquée

Niveau d'étude

Bac+5

Formation

Ingenieur/Master

Unité d'accueil

Candidature avant le

30-06-2019

Durée

6 mois

Poursuite possible en thèse

non

Contact

Bouyjou Florent
+33 1 69 08 74 50

Résumé/Summary

Au sein du département d’électronique DEDIP de l’Institut de Recherche sur les lois Fondamentales de l’Univers (IRFU), les équipes conçoivent des circuits intégrés à usage spécifique (ASIC) pour les expériences de physique fondamentale: physique des particules, physique nucléaire et astrophysique. Dans le cadre de prochaines missions, nous avons conçu des ASICs contenant des préamplificateurs de charge permettant la lecture de détecteurs de particules.
En parallèle, un banc de test « Multi –ASIC », basé sur un FPGA Xilinx Zynq, a été développé dans le but de caractériser une large gamme d’ASICs.

Sujet détaillé/Full description

Travail et livrables attendus
La mission principale du stage concerne le développement firmware dans un FPGA ZYNQ ainsi que du software sur PC. Ces développements permettront le test et la caractérisation de l’ASIC FEANICS.
Le stage comportera une phase de prise en main du banc de test existant et des différentes mesures à effectuer sur l’ASIC afin de le caractériser.
Dans un deuxième temps, la conception de l’architecture du system on chip et du software devront être réalisés ainsi que la vérification de leur bon fonctionnement sur banc de test.
Pour finir, afin d’automatiser le banc de test et de traiter les données, une phase de traitement, mise en forme et de validation des résultats sera effectuée.

Compétences/Skills

Ce stage est envisagé pour un étudiant en dernière année (bac+5) Le stagiaire devra répondre aux critères suivants : • Autonomie, curiosité, bonne communication. • Bonne capacité à travailler en équipe.

Logiciels

• Programmation en langage C ou C++, Python ou Labview. • Connaissances en design FPGA avec le langage VHDL.

 

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